在同步电路设计中，电路的时序模型如下： T1 为触发器的时钟端到数据输出端的延时，T2 和T4 为连线延时，T3 为组合逻辑延时，T5 为时钟网络延时，T3 为组合逻辑延时，T5 为时钟网络延时： 假设时钟clk的周期为Tcycle，Tsetup、Thold分别为触发器的setuptime、hold time。那么，为了保证数据正确采样（该路径为非muli-cycle路径），下面哪个等式必须正确：（ ）
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在同步电路设计中，电路的时序模型如下：
T1为触发器的时钟端到数据输出端的延时，T2和T4为连线延时，T3为组合逻辑延时，T5为时钟网络延时，T3为组合逻辑延时，T5为时钟网络延时：
假设时钟clk的周期为Tcycle，Tsetup、Thold分别为触发器的setuptime、hold time。那么，为了保证数据正确采样（该路径为非muli-cycle路径），下面哪个等式必须正确：（ ）
为了保证数据正确采样，建立余量与保持余量应大于0；
数据抵达时间 = 启动沿+ Tclk1 + Tco + Tdata
=0+0+T1+(T2+T3+T4)
数据锁存时间 = 锁存沿+ Tclk2 – Tsu
数据锁存时间 = 锁存沿+ Tclk2 – Tsu
= Tcycle + T5 – Tsetup
建立余量 = 数据锁存时间- 数据抵达时间>0
=Tcycle + T5 – Tsetup – (0+0+T1+(T2+T3+T4) ) >0
=Tcycle + T5 – Tsetup – (0+0+T1+(T2+T3+T4) ) >0
= Tcycle + T5 – Tsetup > 0+0+T1+(T2+T3+T4)
= Tcycle + T5 – Tsetup > T1+T2+T3+T4
数据保持时间 = 启动沿+ Tclk1 + Tco + Tdata + 数据周期时间
= 0+0+T1+(T2+T3+T4)+Tcycle
数据获取时间= 锁存沿+ Tclk2 + Th
=Tcycle + T5 + Thold
保持余量 = 数据保持时间- 数据获取时间>0
数据获取时间= 锁存沿+ Tclk2 + Th
=Tcycle + T5 + Thold
保持余量 = 数据保持时间- 数据获取时间>0
=Tcycle + T5 + Thold – (0+0+T1+(T2+T3+T4)+Tcycle ) > 0
=Tcycle + T5 + Thold > (0+0+T1+(T2+T3+T4)+Tcycle )
=T5 + Thold > T1+T2+T3+T4
07:20
以上就是关于问题在同步电路设计中，电路的时序模型如下： T1 为触发器的时钟端到数据输出端的延时，T2 和T4 为连线延时，T3 为组合逻辑延时，T5 为时钟网络延时，T3 为组合逻辑延时，T5 为时钟网络延时： 假设时钟clk的周期为Tcycle，Tsetup、Thold分别为触发器的setuptime、hold time。那么，为了保证数据正确采样（该路径为非muli-cycle路径），下面哪个等式必须正确：（ ）的答案
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